cadence allegro 绘制蛇形等长线

  这里用一个简单的例子展示：
  

  
  如上图所示。该芯片看上去不少线要做等长，仔细分析后可以看出需要做等长的线有2组：1.数据线，SENSOR_DATA0~SENSOR_DATA11。2.控制线，数据线以外的包括时钟信号在内都算在其中。
  实际上，总线等长分组一般是分两组的：数据线一组；地址线与控制线一组。这个例子比较简单，没有地址线。
  setup ->user perference，设置线长可视：
  

  设置完成后在constrain manager里面做分组。注意这里分组要用create ->net group而不是create ->class，
  

  
  到这里分组工作就完成了。

为等长线设置规则

  在constraint manager里面选择analyze ->analysis mode。
  

  
  在electrical栏目中勾选total etch length的开启选项，这样才能够计算该电路板上所有导线的长度。当然在计算长度之前应该将要做等长的线组两端连接起来，连接时需要注意：1.等长线组不可与其他导线相邻过近，避免没有空间做等长处理。2.大致估计出最长的导线，令其长度尽可能缩减。
  

  

长度测量

  在管理器中按下图所示选择，右键单击自己的工程名称，选择analyse，对整板电路导线长度进行测量。
  

  
  测量以后可以看到，控制线组的最长线为1015mil，数据线组的最长线为740mil，显然等长就要以这两根线为基准。不过等长也不是绝对等长，是相对的，有一定的误差容忍度，尤其是在速度并不高的电路板上。这里可以设定控制线组的长度应该在900~1000mil以内。
  同理，100mil误差容忍度的话，数据线组的长度应该在640~740mil以内。
  

  

规则设定

  按照下图所示来设定长度规则，需要将每组的线最长长度与最短长度填入。
  

  

绘制等长线

  allegro的绘制等长线还是比较简单的，选中工具栏的等长线选项，鼠标点击一根线，然后向绕等长的方向移动就可以 了。
  这里需要注意下图中右下角的长度范围指示器，可以看到从左往右共有三格：左边第一格说明太短，赶紧继续绕（呈红色）；中间一格说明正好在规定范围内（呈绿色）；右边一格说明太长了，这一般说明操作有问题，规则的长度没有正确设置 （呈红色）。